Pēdējos gados, strauji attīstoties datoriem, digitālajiem tīkliem un televīzijas tehnoloģijām, cilvēku pieprasījums pēc augstas kvalitātes televīzijas attēliem turpina pieaugt, un manas valsts radio un televīzijas nozare ir strauji attīstījusies un strauji attīstījusies. Digitālās TV satelītu apraide, kas tika uzsākta pirms četriem gadiem, tagad ir izveidojusi ievērojamu mērogu. Digitālā video ierakstīšana, digitālie specefekti, nelineāras rediģēšanas sistēmas, virtuālās studijas, digitālās apraides transportlīdzekļi, tīkla cietā diska bloki un digitālās digitālās atskaņošanas sistēmas ir nonākušas videonovērošanas un provinču un pašvaldību televīzijas stacijās. Standarta augstas izšķirtspējas digitālā TV SDTV/HDTV ir iekļauta galvenajā valsts zinātniskās pētniecības nozares projektā, un izmēģinājuma apraide tika veikta Centrālajā radio un televīzijas tornī. Pašlaik manas valsts digitālās televīzijas programmu veidošana un ciparu televīzijas virszemes apraide ir intensīvi popularizēta, un "vienpadsmitais piecu gadu plāns" būs sagatavošanās periods manas valsts digitālās televīzijas vispārējai maiņai un nozīmīgs pārejas posms apraides un televīzijas sistēmas no analogās uz ciparu.
Šis dizains ir paredzēts, lai tiktu galā ar šo tendenci un apmierinātu milzīgo tirgus pieprasījumu pēc daudzkanālu ASI/SDI digitālā video signāla optiskās pārraides iekārtas. Tā ir optiskās pārraides iekārta, kas izmanto laika dalīšanas multipleksēšanas tehnoloģiju, lai vienlaikus pārraidītu divus ASI/SDI digitālos video signālus optiskajā šķiedrā. Šis dizains var likt stabilu pamatu ātrdarbīgāku asinhronu ciparu signālu optiskās pārraides iekārtu attīstībai nākotnē.
1. Sistēmas ieviešanas plāns
ASI/SDI sērijas signālu izlīdzināšanas shēma pārveido un pārveido par diferenciālo signālu kopu; pēc tam signālu pulkstenis tiek iegūts caur pulksteņa atkopšanas ķēdi, lai to izmantotu nākamajā signāla dekodēšanā un sinhronizācijā; pēc tam, kad iet caur dekodēšanas ķēdi, sērijveida ātrgaitas signāls tiek pārveidots par paralēlu zema ātruma signālu, lai sagatavotos nākamajam elektriskās multipleksēšanas procesam; visbeidzot, asinhronais signāls tiek sinhronizēts ar vietējo elektrisko multipleksēšanas pulksteni, pielāgojot FIFO ķēdi, tādējādi realizējot vietējo elektrisko multipleksēšanu; Pēc tam tas tiek pārraidīts uz uztvērēja galu, izmantojot optiskā moduļa elektrisko/optisko pārveidošanu. Pēc signāla saņemšanas uztvērēja gals iet caur virkni apgrieztās konversijas shēmu, lai atjaunotu sākotnējo ASI/SDI sērijas signālu, lai pabeigtu visu pārraides procesu.
Šajā dizainā ASI/SDI signālu elektriskā multipleksēšanas tehnoloģija ir visas tehniskās saites atslēga. Tā kā projektā jaudas multipleksēšanai nepieciešamais ASI/SDI signāla ātrums ir ļoti augsts, standarta ātrums sasniedz 270 Mbit/s, un tā nav homoloģiska signāla multipleksēšana, ir grūti un neekonomiski tieši multipleksēt signālu, un tas ir nepieciešams vispirms jāatjauno. Katra signāla pulkstenis pārvērš ātrgaitas sērijas signālu par zema ātruma paralēlu signālu un pēc tam pielāgo katra signāla pulksteņa ātrumu caur FIFO mikroshēmas ķēdi, lai panāktu sinhronizāciju ar vietējo pulksteni, un pēc tam multipleksē abus elektriskos signālus, izmantojot programmējamo mikroshēmu un pēc tam realizēt laika dalīšanas multipleksa pārraidi. Tikai pēc šīs signālu apstrādes procedūru sērijas uztveršanas galā var īstenot vienmērīgu demultipleksēšanas procesu, kas ir arī dizaina galvenais tehniskais punkts.
Turklāt problēma ir arī elektriskās multipleksēšanas bloķēšana. Jo vairāk signālu kanālu, jo lielāks ātrums, jo grūtāk to bloķēt, un jo augstākas ir tehniskās prasības PCB plates izkārtojumam. Šo problēmu var ļoti labi atrisināt, izmantojot dažādas ārstēšanas metodes, piemēram, saprātīgu dažādu sastāvdaļu izvietošanu un jucekļa zinātnisku filtrēšanu.
2. Aparatūras ķēde
Šajā dizainā galvenais pielietojums ir jaunākais jaudīgais un stabilais digitālās video mikroshēmojums no National Semiconductor. Atšifrēšanas un seriālās/paralēlās pārveidošanas mikroshēma ir CLC011; kodēšanas un paralēlās/seriālās konversijas mikroshēma ir CLC020; pulksteņa atkopšanas mikroshēma ir LMH0046; adaptīvā kabeļa izlīdzināšanas mikroshēma ir CLC014; CPLD mikroshēma ir LC4256V no LATTICE; FIFO mikroshēma ir IDT72V2105 no IDT.
Ķēdes apstrādes procesa izlīdzināšanas daļa ir parādīta 2. attēlā. No 2. attēla var redzēt, ka viengabala ievades ASI/SDI sērijas signāls tiek pārveidots pēc iziešanas caur izlīdzināšanas ķēdi un tiek pārveidots par diferenciālo signālu kopu, kas ir gatavs nākamajam pulksteņa atkopšanas procesam. Pēc izlīdzināšanas ķēdes iziešanas signāla kvalitāte tiek ievērojami uzlabota, un ieejas un izejas signāla viļņu formas tiek salīdzinātas, kā parādīts 3. attēlā.
2. attēls Ķēdes apstrādes procesa līdzsvarojošā daļa
3. attēls. Izlīdzināšanas shēmas viļņu formas salīdzinājums
Ķēdes apstrādes procesa pulksteņa atkopšanas daļa ir parādīta 4. attēlā. No 4. attēla var redzēt, ka mikroshēmas darba režīms ir pareizi iestatīts, 27M pulkstenis ir lokāli nodrošināts pulksteņa atkopšanas mikroshēmas izmantošanai, līdzsvarots augsts -ātruma diferenciālais signāls tiek ievadīts mikroshēmā, un sērijas signāls tiek atgūts pēc mikroshēmas apstrādes. Pulksteņa signālu tajā izmanto šāda shēmas dekodēšanas daļa. Tajā pašā laikā mikroshēma var arī atbalstīt pulksteņa atkopšanu augstas izšķirtspējas signāliem.
4. attēls Ķēdes apstrādes procesa pulksteņa atjaunošanas daļa
Ķēdes daļas atšifrēšanas process ir parādīts 5. attēlā. No 5. attēla redzams, ka pulksteņa atkopšanas mikroshēmā atgūtie sērijveida pulkstenis un sērijas dati tiek ievadīti dekodēšanas mikroshēmā pēc sērijas/paralēlas pārveidošanas, 10 bitu tiek izvadīti paralēlie dati un 27M paralēlais pulkstenis, lai sagatavotu pulksteni šādai FIFO ķēdei Pielāgojiet lietojumu. Signālu laika diagramma katrā darba režīmā ir parādīta 6. attēlā.
5. attēls Ķēdes apstrādes procesa dekodēšanas daļa
6. attēls Katra režīma signāla laika diagramma
Ķēdes apstrādes procesa FIFO daļa ir parādīta 7. attēlā. Starp tiem lasīšanas pulkstenis izmanto 27M paralēlo pulksteni, ko atgūst kodēšanas shēma, un rakstīšanas pulkstenis izmanto vietējo 27M pulksteni. 10 bitu paralēlais signāls, kas iet caur FIFO, tiek sinhronizēts ar vietējo pulksteni, veicot regulēšanu, lai sagatavotos nākamajai ievadei CPLD elektriskai multipleksēšanai. CPLD elektriskā multipleksēšanas procedūra ir šāda, starp kurām 2BP-S ir multipleksēšanas procedūra, un 2BS-P ir demultipleksēšanas procedūra.
7. attēls Ķēdes apstrādes procesa FIFO daļa
2BP-S SHEMATIC arhitektūra ir
SIGNĀLS gnd: std_logic: = '0';
SIGNĀLS vcc: std_logic: = '1';
Signāls N_25: std_logic;
Signāls N_12: std_logic;
Signāls N_13: std_logic;
Signāls N_15: std_logic;
Signāls N_16: std_logic;
Signāls N_17: std_logic;
Signāls N_21: std_logic;
Signāls N_22: std_logic;
Signāls N_23: std_logic;
Signāls N_24: std_logic;
Sākt
I30: G_D ostas karte (CLK => N_25, D => N_13, Q => N_22);
I29: G_D ostas karte (CLK => N_25, D => N_16, Q => N_23);
I34: G_OUTPUT porta karte (I => N_22, O => Q0);
I33: G_OUTPUT porta karte (I => N_23, O => Q1);
I2: G_INPUT ostas karte (I => CLK, O => N_25);
I7: G_INPUT ostas karte (I => A, O => N_12);
I8: G_INPUT ostas karte (I => LD, O => N_21);
I6: G_INPUT ostas karte (I => B, O => N_15);
I12: G_2OR portu karte (A => N_17, B => N_24, Y => N_16);
I16: G_2AND1 ostas karte (AN => N_21, B => N_22, Y => N_24);
I21: G_2AND portu karte (A => N_21, B => N_12, Y => N_13);
I20: G_2AND portu karte (A => N_21, B => N_15, Y => N_17);
Beigas SCHEMATIC;
Arhitektūra 2BS-P SCHEMATIC ir
SIGNĀLS gnd: std_logic: = '0';
SIGNĀLS vcc: std_logic: = '1';
Signāls N_5: std_logic;
Signāls N_1: std_logic;
Signāls N_3: std_logic;
Signāls N_4: std_logic;
Sākt
I8: G_OUTPUT porta karte (I => N_4, O => Q0);
I1: G_OUTPUT porta karte (I => N_5, O => Q1);
I2: G_INPUT ostas karte (I => CLK, O => N_3);
I3: G_INPUT ostas karte (I => SIN, O => N_1);
I7: G_D ostas karte (CLK => N_3, D => N_4, Q => N_5);
I4: G_D ostas karte (CLK => N_3, D => N_1, Q => N_4);
Beigas SCHEMATIC;
Ķēdes apstrādes procesa kodēšanas daļa ir parādīta 8. attēlā. Pēc datu saņemšanas uztverošais optiskais modulis atgūst paralēlos datus un sinhrono pulksteni, izmantojot CPLD demultipleksēšanas programmu, un pēc tam atgūst sākotnējo ātrgaitas sērijas signālu, izmantojot kodēšanas mikroshēmas shēmu, kuru pēc tam, kad to vada kabeļa draivera mikroshēma, beidzot izvada pārraides ierīce. Pabeigt visu pārsūtīšanas procesu. Starp tiem kodēšanas shēmas daļas signālu secība ir parādīta 9. attēlā.
8. attēls Ķēdes apstrādes procesa koda daļa
9. attēls Kodēšanas shēmas signāla laika diagramma
3. nobeiguma piezīmes
CPLD balstītas asinhronās ASI/SDI signāla elektriskās multipleksēšanas optiskās pārraides iekārtas konstrukcijā tiek izmantota jaunākā ASI/SDI signāla elektriskās multipleksēšanas/demultipleksēšanas tehnoloģija, kas var realizēt divu signālu laika dalīšanas multipleksēšanu, aizstājot iepriekšējo viļņu dalīšanas multipleksēšanu. -daudzkanālu asinhronā signāla pārraides režīms ievērojami ietaupa ražošanas izmaksas un vēl vairāk uzlabo produktu konkurētspēju tirgū.
citu mūsu produktu:
